新疆信息化数字信号测试

为了保证接收端在时钟有效沿时采集到正确的数据，通常都有建立/保持时间的要求，以避免采到数据线上跳变时不稳定的状态，因此这种总线对于时钟和数据线间走线长度的差异都有严格要求。这种并行总线在使用中比较大的挑战是当总线时钟速率超过几百MHz后就很难再提高了，因为其很多根并行线很难满图1.15并行总线的时钟传输足此时苛刻的走线等长的要求，特别是当总线上同时挂有多个设备时。为了解决并行总线工作时钟频率很难提高的问题，一些系统和芯片的设计厂商提出了嵌入式时钟的概念。其思路首先是把原来很多根的并行线用一对或多对高速差分线来代替，节省了布线空间；然后把系统的时钟信息通过数据编码的方式嵌在数据流里，省去了专门的时钟走线。信号到了接收端，接收端采用相应的CDR(clock-datarecovery)电路把数据流中内嵌的时钟信息提取出来再对数据采样。图1.16是一个采用嵌入式时钟的总线例子。数字信号幅度测试的定义；新疆信息化数字信号测试

采用串行总线以后，就单根线来说，由于上面要传输原来多根线传输的数据，所以其工作速率一般要比相应的并行总线高很多。比如以前计算机上的扩展槽上使用的PCI总线采用并行32位的数据线，每根数据线上的数据传输速率是33Mbps,演变到PCle(PCI-express)的串行版本后每根线上的数据速率至少是2.5Gbps(PCIel.0代标准),现在PCIe的数据速率已经达到了16Gbps(PCIe4.0代标准)或32Gbps(PCIe5.0代标准)。采用串行总线的另一个好处是在提高数据传输速率的同时节省了布线空间，芯片的功耗也降低了，所以在现代的电子设备中，当需要进行高速数据传输时，使用串行总线的越来越多。

数据速率提高以后，对于阻抗匹配、线路损耗和抖动的要求就更高，稍不注意就很容易产生信号质量的问题。图1.10是一个典型的1Gbps的信号从发送端经过芯片封装、PCB、连接器、背板传输到接收端的信号路径，可以看到在发送端的接近理想的0、1跳变的数字信号到达接收端后由于高频损耗、反射等的影响，信号波形已经变得非常恶劣，所以串行总线的设计对于数字电路工程师来说是一个很大的挑战。 新疆信息化数字信号测试高速数字接口原理与测试；

这种方法由于不需要单独的时钟走线，各对差分线可以采用各自的CDR电路，所以对各对线的等长要求不太严格(即使要求严格也很容易实现，因为走线数量减少，而且信号都是点对点传输)。为了把时钟信息嵌在数据流里，需要对数据进行编码，比较常用的编码方式有ANSI的8b/10b编码、64b/66b编码、曼彻斯特编码、特殊的数据编码以及对数据进行加扰等。

嵌入式时钟结构的关键在于CDR电路，CDR的工作原理如图1.17所示。CDR通常用一个PLL电路实现，可以从数据中提取时钟。PLL电路通过鉴相器(PhaseDetector)比较输入信号和本地VCO(压控振荡器)间的相差，并把相差信息通过环路滤波器(Filter)滤波后转换成低频的对VCO的控制电压信号，通过不断的比较和调整终实现本地VCO对输入信号的时钟锁定。

伪随机码型(PRBS)

在进行数字接口的测试时，有时会用到一些特定的测试码型。比如我们在进行信号质量测试时，如果被测件发送的只是一些规律跳变的码型，可能不了真实通信时的恶劣情况，所以测试时我们会希望被测件发出的数据尽可能地随机以恶劣的情况。同时，因为这种数据流很多时候只是为了测试使用的，用户的被测件在正常工作时还是要根据特定的协议发送真实的数据流，因此产生这种随机数据码流的电路比较好尽可能简单，不要额外占用太多的硬件资源。那么怎么用简单的方法产生尽可能随机一些的数据流输出呢?首先，因为真正随机的码流是很难用简单的电路实现的，所以我们只需要生成尽可能随机的码流就可以了，其中常用的一种数据码流是PRBS(PseudoRandomBinarySequence,伪随机码)码流。PRBS码的产生非常简单，图1.21是PRBS7的产生原理，只需要用到7个移位寄存器和简单的异或门就可以实现。 数字信号处理系统设计流程；

为了提高串行数据传输的可靠性，现在很多更高速率的数字接口采用对数据进行编码后再做并/串转换的方式。编码的方式有很多，如8b/9b编码、8b/10b编码、64b/66b编码、128b/130b编码等，下面以当下流行的ANSI8b/10b编码为例进行介绍。

在ANSI8b/10b编码方式中，8bit的数据先通过相应的编码规则转换成10bit的数据，再进行并/串转换；接收端收到信号后先把串行数据进行串/并转换得到10bit的数据，再通过10bit到8bit的解码得到原始传输的8bit数据。因此，如果发送端并行侧的数据速率是8bit×100Mbps,通过8b/10b编码和并/串转换后的串行侧的数据速率就是1bit×1Gbps。8b/10b编码方法早由IBM发明，后来成为ANSI标准的一部分(ANSIX3.230-1994,clause11),并在通信和计算机总线上广泛应用。表1.1是ANSI8b/10b编码表的一部分，以数据0x00为例， 数字信号上升时间是示波器中进行上升时间测量例子，光标交叉点指示出上升时间测量的起始点和结束点的位置；新疆信息化数字信号测试

示波器进行数字信号的幅度测试；新疆信息化数字信号测试

数字信号的均衡(Equalization)

前面介绍了预加重或者去加重技术对于克服传输通道损耗、改善高速数字信号接收端信号质量的作用，但是当信号速率进一步提高或者传输距离更长时，**在发送端已不能充分补偿传输通道带来的损耗，这时就需要在接收端同时使用均衡技术来进一步改善信号质量。所谓均衡，是在数字信号的接收端进行的一种补偿高频损耗的技术。常见的信号均衡技术有3种：CTLE(ContinuousTimeLinearEqualization)、FFE(FeedForwardEqualization)和DFE(DecisionFeedbackEqualization).CTLE是在接收端提供一个高通滤波器，这个高通滤波器可以对信号中的主要高频分量进行放大，这一点和发送端的预加重技术带来的效果是类似的。有些速率比较高的总线，为了适应不同链路长度损耗的影响，还支持多挡不同增益的CTLE均衡器。图1.35是PCle5.0总线在接收端使用的CTLE均衡器的频响曲线的例子。 新疆信息化数字信号测试