北京眼图测试DDR一致性测试

克劳德高速数字信号测试实验室

一个实际的DDR4总线上的读时序和写时序。从两张图我们可 以看到，在实际的DDR总线上，读时序、写时序是同时存在的。而且对于读或者写时序来 说，DQS(数据锁存信号)相对于DQ(数据信号)的位置也是不一样的。对于测试来说，如果 没有软件的辅助，就需要人为分别捕获不同位置的波形，并自己判断每组Burst是读操作还 是写操作，再依据不同的读/写规范进行相应参数的测试，因此测量效率很低，而且无法进行 大量的测量统计。 DDR4 和 LPDDR4 一致性测试软件。北京眼图测试DDR一致性测试

前面介绍过，JEDEC规范定义的DDR信号的要求是针对DDR颗粒的引脚上的，但 是通常DDR芯片采用BGA封装，引脚无法直接测试到。即使采用了BGA转接板的方 式，其测试到的信号与芯片引脚处的信号也仍然有一些差异。为了更好地得到芯片引脚 处的信号质量， 一种常用的方法是在示波器中对PCB走线和测试夹具的影响进行软件的 去嵌入(De-embedding)操作。去嵌入操作需要事先知道整个链路上各部分的S参数模型 文件(通常通过仿真或者实测得到),并根据实际测试点和期望观察到的点之间的传输函数， 来计算期望位置处的信号波形，再对这个信号做进一步的波形参数测量和统计。展示了典型的DDR4和DDR5信号质量测试环境，以及在示波器中进行去嵌入操作的 界面。四川DDR一致性测试保养DDR眼图测试及分析DDR稳定性测试\DDR2一致性测试；

由于读/写时序不一样造成的另一个问题是眼图的测量。在DDR3及之前的规范中没 有要求进行眼图测试，但是很多时候眼图测试是一种快速、直观衡量信号质量的方法，所以 许多用户希望通过眼图来评估信号质量。而对于DDR4的信号来说，由于时间和幅度的余量更小，必须考虑随机抖动和随机噪声带来的误码率的影响，而不是做简单的建立/保  持时间的测量。因此在DDR4的测试要求中，就需要像很多高速串行总线一样对信号叠加  生成眼图，并根据误码率要求进行随机成分的外推，然后与要求的小信号张开窗口(类似  模板)进行比较。图5 . 8是DDR4规范中建议的眼图张开窗口的测量方法(参考资料： JEDEC     STANDARD    DDR4     SDRAM,JESD79-4)。

每个DDR芯片独享DOS，DM信号;四片DDR芯片共享RAS#，CAS#，CS#，WE#控制信号。

DDR工作频率为133MHz。

DDR 控制器选用Xilinx公司的 FPGA，型号为XC2VP30 6FF1152C

得到这个设计需求之后，我们首先要进行器件选型，然后根据所选的器件，准备相关的设计资料。一般来讲，对于经过选型的器件，为了使用这个器件进行相关设计，需要有如下资料。

器件数据手册Datasheet:这个是必须要有的。如果没有器件手册，是没有办法进行设计的(一般经过选型的器件，设计工程师一定会有数据手册)。 DDR4 和 LPDDR4 一致性测试应用软件提供了多种可以简化设计验证的关键功能。

由于DDR5工作时钟比较高到3.2GHz,系统裕量很小，因此信号的 随机和确定性抖动对于数据的正确传输至关重要，需要考虑热噪声引入的RJ、电源噪声引 入的PJ、传输通道损耗带来的DJ等影响。DDR5的测试项目比DDR4也更加复杂。比如 其新增了nUI抖动测试项目，并且需要像很多高速串行总线一样对抖动进行分解并评估 RJ、DJ等不同分量的影响。另外，由于高速的DDR5芯片内部都有均衡器芯片，因此实际 进行信号波形测试时也需要考虑模拟均衡器对信号的影响。图5.16展示了典型的DDR5 和LPDDR5测试软件的使用界面和一部分测试结果。DDR原理及物理层一致性测试；DDR测试DDR一致性测试维保

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DDR-致性测试探测和夹具

DDR的信号速率都比较高，要进行可靠的测量，通常推荐的探头连接方式是使用焊接式 探头。还有许多很难在PCB板上找到相应的测试焊盘的情况（比如釆用盲埋孔或双面BGA 焊接的情况），所以Agilent还提供了不同种类的BGA探头，通过对板子做重新焊接将BGA 的Adapter焊接在DDR的memory chip和PCB板中间，并将信号引出。DDR3的 BGA探头的焊接例子。

DDR是需要进行信号完整性测试的总线中复杂的总线，不仅走线多、探测困难，而且 时序复杂，各种操作交织在一起。本文分别从时钟、地址、命令、数据总线方面介绍信号完 整性一致性测试的一些要点和方法，也介绍了自动化测试软件和测试夹具,但是真正测试DDR 总线仍然是一件比较有挑战的事情。 北京眼图测试DDR一致性测试